IP 核 累加器 信号的输入时间

2019-03-25 08:55发布

站内问答 / FPGA
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新手求助

想用一个IP 核 累加器 做加法，8位输入9位输出。模拟的时候输入信号的持续时间怎么定呢？太短了输不进，太长了重复输入。
根据输出调整输入时间，可是换了另一组数又不成了。

或者我要加寄存器吗？

1 to min of Output Width and 32 (Fabric)
1, 2 (DSP48)

这是什么意思呀？

[ 本帖最后由 dongxh 于 2012-10-11 21:10 编辑 ] 此帖出自小平头技术问答
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1条回答
eeleader
2019-03-25 18:31
< / 这个要IP CORE 的相关帮助，才能行吧。

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