fpga不做时序约束会不会出现时序违规-eeleader的回答

fpga不做时序约束会不会出现时序违规

2019-03-25 08:57发布

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请教各位，如果我没有做任何的时序约束，编译通过了，是不是意味着我的寄存器没有出现时序违规，即都满足setup和hold时间，还是他即使出现了时序问题，也不会提示报错。谢谢了~~ 此帖出自小平头技术问答

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3条回答

2019-03-25 13:13

< / 不做时序约束。是指动态时序分析没有约束，软件默认有静态时序分析的，有问题也会报错的。