fpga不做时序约束会不会出现时序违规

2019-03-25 08:57发布

站内问答 / FPGA
9712 3 1392
请教各位，如果我没有做任何的时序约束，编译通过了，是不是意味着我的寄存器没有出现时序违规，即都满足setup和hold时间，还是他即使出现了时序问题，也不会提示报错。谢谢了~~ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
南盗
2019-03-25 14:25
是这样的？我用的是quartus，

一周热门 更多>

相关问题