verilog中generate的用法(genvar)

2019-03-25 08:57发布

有没有见过这种用法的
wire [1:0] a, b, c;
  
   parameter PW = 2;
  
  //assign c[1:1] = a ^ b;
  
  generate
genvar i;
      for(i=0; i <= 1;i = i+1)begin : geniiii
         assign c[ i : i ]
     = (  (a ^ ( (b /*+ i[PW-1:0]*/) & {PW{1'b1}} ) ) == {1'b1, {PW-1{1'b0}}}   );
     end
  endgenerate


赋值语句中i[PW-1:0],i作为genvar定义变量,还能这样用?ise无法综合。 此帖出自小平头技术问答
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