原帖由 ahshmj 于 2012-8-31 09:50 发表
LOOP:
             MOV    R7，  #23
             DJNZ  R7，$
             CPL     P1.1                 ;假设P1.1输出
            JMP     LOOP

如果你是用的是12m晶振，以上是间隔100us的方波。占空比 ...

这几个语句在Verilog里没见过啊，是VHDL语言？

周期信号是个什么意思？如果是时钟的话，比较通用的方法是用PLL或者DLL这一类的锁相环模块，在工具里面调用一下IP核，Altera的是PLL，Xinlinx的应该是叫DLL，然后照着界面设置一下。如果不是，那就产生一个频率更高的时钟，用计数器产生信号。

[ 本帖最后由 did0402104 于 2012-8-31 10:51 编辑 ]