时序约束报告错误求解释啊！

2019-03-25 09:01发布

站内问答 / FPGA
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请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！
时序报告.jpg (51.88 KB, 下载次数: 36) 2012-8-20 11:16 上传 点击文件名下载附件 此帖出自小平头技术问答
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8条回答
gxiaob
2019-03-25 19:42
您好！我看到的大多加触发器是将大的组合逻辑差分后，在中间加触发器，请问你的方法具体是什么样操作的？谢谢！

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