时序约束报告错误求解释啊！

2019-03-25 09:01发布

站内问答 / FPGA
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请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！
时序报告.jpg (51.88 KB, 下载次数: 36) 2012-8-20 11:16 上传 点击文件名下载附件 此帖出自小平头技术问答
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8条回答
atomdust
2019-03-26 05:13
原帖由 gxiaob 于 2012-8-20 11:16 发表
请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！
94550
这条路径为跨时钟域的路径，source clock为clk0，destination clock为clkdiv0
1）如果clkdiv0为PLL产生，则只需约束source clock
2）如果clkdiv0为逻辑分频，那么需要对分频寄存器进行单独约束
3）如果有专门的模块做了跨时钟域的处理，那么这条path可以设置为false path

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