计数时序求助

2019-03-25 09:08发布

站内问答 / FPGA
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各位专家，小弟新手一枚。遇到个问题，在此求助指导下，谢谢。
在我的FPGA设计中，有两个时钟信号， 一个74.25MHz，一个400MHz。两信号周期比为5.38倍左右。小弟要对400MHz信号上升沿进行计数，但计数周期为一个74.25MHZ的 时钟。即每当74.25MHz上升沿到来时，计数清零，从新开始记数，即为0、1、2、3、4、0、1、2、3、4、0、1、2、3、4……循环下去，恳 请各位不吝指导。 此帖出自小平头技术问答
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10条回答
shangliyongzhe
2019-03-25 16:18
谢谢您。这样是实现不了的。else if(clk_74m)   count <= 0; 实现了清零，但clk_74m为高电平时并没有进行记数，只是在其为低电平的半个周期内进行了记数。

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