（LATTICE的CPLD器件）内部分频信号如何约束到全局网络上去？

2019-03-25 09:20发布

站内问答 / FPGA
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CPLD内部用的主时钟为全局时钟管脚输入时钟的异步分频时钟，如何将这个时钟约束到全局时钟网络上去，或者在VHDL语言中怎样调用BUFG原语？使用的是lattice器件 此帖出自小平头技术问答
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3条回答
danielzhoufeng
2019-03-25 12:43
呵呵，由于之前硬件设计的时候用的是一个相对高频晶振，选用的CPLD比较老，资源有限，也没有PLL，所以用的代码去分频出一个较低频率的时钟用，不知道如何把这个时钟再约束到全局上去

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