verilog仿真和书上不一样

2019-03-25 09:21发布

站内问答 / FPGA
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  2. module shunxu(q0,q1,q2,clk,clr);
     output  q0,q1,q2;
     input  clk,clr;
     reg   q0,q1,q2;
     reg[2:0] x,y;
     
     always @(posedge clk)
     begin
      if(clr)
      begin y<='b000;x<='b001;end
      else
      begin
       y<=x;
       x<={x[1:0],x[2]};
      end
      q0<=y[0];
      q1<=y[1];
      q2<=y[2];
     
     end
  3.  

  4. endmodule
  5.  
复制代码       1.jpg   我仿真出来 是 clr之后 第2个上升沿 Q0有输出  但是书上却是第一个上升沿就有输出了 初学者 希望有高手分析下 非阻塞赋值 我理解应该是第2个上升沿 此帖出自小平头技术问答
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6条回答
常见泽1
2019-03-25 14:46
< / 谢谢各位大虾啦 恳请指教

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