FPGA设计计数器输出跳变不同步

2019-03-25 09:24发布

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用fpga设计了四位计数器，在仿真时，输出脚q0，q1，q2，q3不能同时跳变。导致从一个状态到下一个状态中间有一个暂态，如1011变1100的中间有1000的一个暂态。各种时钟频率都试过从10M到100M，都一样。请高手赐教。谢谢！！！！急！！！！！！！

[ 本帖最后由 happyxiaoyaozi 于 2011-12-31 09:44 编辑 ] 此帖出自小平头技术问答
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8条回答
rrrigeipr
2019-03-26 07:31
 通常的话都统一用上升沿作为触发信号吧 module count4(out,reset,clk);  output[3:0] out;  input reset,clk;  reg[3:0] out;  always @(posedge clk)  begin  if (reset)  out<=0;           //同步复位  else       out<=out+1;   //计数     end  endmodule 

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