锁存器和译码器的问题

2019-03-25 09:33发布

站内问答 / FPGA
13005 1 1462
设计里用了一个锁存器和一个38译码器，这两个器件单独工作都没有问题，可是连起来一起工作时就有问题了。设计如下图[local]1[/local]
仿真如图：[local]2[/local]

问题在于当CS[2..0]=1时，不应该锁存啊？！！ 此帖出自小平头技术问答
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1条回答
jingank
2019-03-25 17:12
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