FPGA使用时钟驱动IO口,电平如何随着频率变化上升?

2019-12-02 16:09发布

<p> 这是100M时钟驱动IO口,IO口的输出。</p><p> 可以看到a点是0V,b点是1.78V。</p><p> 所以当频率变高之后,电平不是从0开始上升的是吗,而是有一个直流偏置,这样可以减少上升下降时间?</p><br> <ignore_js_op> <img src="data/attach/1912/nipyowq2vwfraw7xtaigxsxjo5fb8oic.png" alt="13.png" title="13.png"> </ignore_js_op> <br> <br> <br> <br> <br> <p><br></p>