用FPGA产生8路信号

2019-03-25 09:37发布

站内问答 / FPGA
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各位大侠，我想用vhdl语言写个程序得到如下图的8路信号，可是不知道该怎么写，求程序，谢谢！信号要一直有，占空比均为1:1。能理解不？
[ 本帖最后由 ylyingying 于 2012-3-7 15:16 编辑 ] 此帖出自小平头技术问答
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2条回答
works_zzx
2019-03-25 18:08
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还是写 verilog快一点，可以转换为 VHDL；很简单的~~

module test01(CP,q0,q1,q2,q3,q4,q5,q6,q7);
 // 
 input CP;
 output q0,q1,q2,q3,q4,q5,q6,q7;
 reg  q0,q1,q2,q3,q4,q5,q6,q7;
 
 reg  [2:0]cc;
 always @ (posedge CP ) begin
  //    
  if( cc == 3'd0 )begin
   q0 <= ~q0;
  end
  q1 <= q0;
  q2 <= q1;
  q3 <= q2;
  q4 <= q3;
  q5 <= q4;
  q6 <= q5;
  q7 <= q6;
  // 
  cc <= cc + 3'd1;
 end

endmodule

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