verilog语句输出疑问

2019-03-25 09:37发布

站内问答 / FPGA
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input b;
reg a;

if(i)
a <= b;
assign c = a;


如果i=0;那么c的值是什么，应该没有值，还是值为0？
c为wire型，那么没有保存，所以没有输出值，这样对不？ 此帖出自小平头技术问答
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2条回答
chenzhufly
2019-03-25 16:38
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