FPGA的pll

2019-03-25 09:38发布

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FPGA有4个pll，每个pll有4个输入， 这几个pll有区别？为什么要这么多，连接到全局时钟，这几个pll作用应该相同吧 开发板上有两片晶振，因为一个pll有4个输入，所以将这两片晶振都连接到一个pll上的两个输入脚上，感觉这样不如连接到两个pll上，有区别？       此帖出自小平头技术问答
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1条回答
ssawee
2019-03-25 15:05
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