关于用状态机设计秒表时遇见的问题（求教）

2019-03-25 09:44发布

站内问答 / FPGA
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做个秒表 0-59  54.jpg
flow_out flow_in 连接时 的时序仿真结果如下 53.jpg
55.jpg
flow_out flow_in 不连接时 的时序仿真结果如下 56.jpg

请问为什么 flow_out 和flow_in 连接时 的结果里的 flow_out 是在low_num 为0001 时 有输出1而  flow_out和 flow_in 没连接时 的结果里的 flow_out 是在low_num 为0000 时 有输出1而 难道连接 flow_out和 flow_in 会影响前面一级的输出（flow_out）？附件是我的设计文件（求指教）因为state文件里少了个分频文件 现在更新为state2为 [ 本帖最后由 wzyuliyang 于 2011-12-20 16:29 编辑 ] 此帖出自小平头技术问答
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5条回答
wzyuliyang
2019-03-25 16:15
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