关于内部信号走全局时钟网络的问题

2019-03-25 09:45发布

站内问答 / FPGA
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各位大侠好，我现在有个问题没搞清楚，请教下.
FPGA产生的一个内部频率信号怎么走全局时钟网，我目前是例化了这样一个代码,clk0是内部逻辑分频产生的信号
BUFG myclock(.I(clk0),
                          .O(clk1));
想让clk1布局布线的时候走全局时钟网，但是貌似没有实现，请问是不是还少什么东西？求高手指点。。。 此帖出自小平头技术问答
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4条回答
lgglove163
2019-03-25 13:50
< / 你怎么知道不走全局线呢？

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