关于内部信号走全局时钟网络的问题

2019-03-25 09:45发布

站内问答 / FPGA
11150 4 1433
各位大侠好，我现在有个问题没搞清楚，请教下.
FPGA产生的一个内部频率信号怎么走全局时钟网，我目前是例化了这样一个代码,clk0是内部逻辑分频产生的信号
BUFG myclock(.I(clk0),
                          .O(clk1));
想让clk1布局布线的时候走全局时钟网，但是貌似没有实现，请问是不是还少什么东西？求高手指点。。。 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
4条回答
一丝执念
2019-03-25 23:06
谢谢eeleader，问题应该是解决了。
我就是用了个BUFG 把这个内部信号转换了一下。
以前没搞定是因为我把这个信号输出的时候约束在了一个非时钟管脚上，提示如下警告：
WARNING:Route:455 - CLK Net:clk2_OBUF may have excessive skew because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template.
不知道我这样理解正不正确？还是就是你所说的“把内部信号网络制定位时钟信号”能帮解释一下么？

一周热门 更多>

相关问题