一句verilog的代码看不懂，望高手解释~~~

2019-03-25 09:45发布

站内问答 / FPGA
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while(test==2)
                       @(t_cpu.m_adr.pc_addr)//fixed
                       if((t_cpu.m_adr.pc_addr%2==1)&&(t_cpu.m_adr.fetch==1))
                    begin
                        #60  PC_addr<=t_cpu.m_adr.pc_addr-1;
                             IR_addr<=t_cpu.m_adr.pc_addr;
                        #340  $strobe("%t   %h    %s    %h   %h",$time,PC_addr,mnemonic,IR_addr,data);
                    end

我不明白t_cpu.m_adr.pc_addr是什么意思。
t_cpu是引用的模块，adr模块是在t_cpu里引用的，pc_addr是adr模块的输入端口。
仿真的是时候出错，说Unresolved reference to 'm_adr' in t_cpu.m_adr.
大侠们帮忙看一下吧！！
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9条回答
pxpwoa
2019-03-25 19:13
设计了三个层次的模块，顶层模块topcpu.v，中间模块cpu.v，底层模块adr.v
我在topcpu.v中调用adr模块的端口信号pc_addr

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