大量使用逻辑导致无法高速通信

2019-03-25 09:46发布

请教各位大神:     我用的EP3C55 对外接口是用的TTL转LVDS 内部是TTL出去的 外部时钟是160M速率 我原本有几个不同模式的FPGA程序,但为了方便管理 我将这几个程序合到一个程序后就发现高速就通信不了 但把时钟降速后可以正常通信   这程序里逻辑用了很多,RAM到是用得少,我后面加了时钟约束后依然没有效果, 在这想请教各位大神有没有一些思路帮帮我。 [ 本帖最后由 chenbinwy 于 2011-12-24 15:55 编辑 ] 此帖出自小平头技术问答
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5条回答
chenbinwy
2019-03-25 16:28

可能是我没说清楚,这几个原来的程序是独立实现的模式功能的工程 对外的接口都是一样 只是数据帧格式不一样,处理方式不一样,

并不是几个模块合成一个模块,而是将原来的几个工程和成一个工程程序,对与我合了后的程序来说 逻辑明显多了,RAM 很多都共用的,用得少,

在接口上加了个选择,在不同的模式下选择的功能 在原来的几个工程程序里都能实现高速通信,现在把原来的程序模块化后合成一个工程后就无法实现高速通信,但在低速的情况下是正常通信的

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