大量使用逻辑导致无法高速通信

2019-03-25 09:46发布

站内问答 / FPGA
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请教各位大神：     我用的EP3C55 对外接口是用的TTL转LVDS 内部是TTL出去的 外部时钟是160M速率 我原本有几个不同模式的FPGA程序，但为了方便管理 我将这几个程序合到一个程序后就发现高速就通信不了 但把时钟降速后可以正常通信   这程序里逻辑用了很多，RAM到是用得少，我后面加了时钟约束后依然没有效果， 在这想请教各位大神有没有一些思路帮帮我。 [ 本帖最后由 chenbinwy 于 2011-12-24 15:55 编辑 ] 此帖出自小平头技术问答
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5条回答
mr.king
2019-03-25 20:01
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