wire型数据与reg型数据的区别

2019-03-25 09:52发布

站内问答 / FPGA
2669 12 985
到底什么时候该用wire型数据，什么时候又该用reg型数据，求详细解释啊 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
12条回答
挂在天边的鱼
2019-03-26 02:31
Verilog的编写中，wire型一般用于:模块间信号互连，assign语句；
reg型一般用于always模块的组合逻辑和时序逻辑.

一周热门 更多>

相关问题