我看了些亚稳态的资料，不知道我理解的对不对；还请大家指教一下： D触发器接受信号 有建立时间和保持时间 在建立时间前保持时间后稳定的信号 D触发器才能获得正确的信号； 在建立时间后和保持时间前的获得的信号（也就是说 在建立时间 和保持时间 中信号发生了变化,输出超出了固定的时间延迟） D触发器 可能不能得到正确的信号；   哪位大侠能帮我形象的解释一下  级联D触发器 怎么减小亚稳态的 几率的 ！？  时钟为clk1的D1触发器  时钟为clk2的触发器  clk1和clk无关； 我clk1还是不能控制 D1的输出Q1 在什么时间被clk2的D2采样啊；假如我的D2采样正好发生在Q1变化的时刻，那不就进入亚稳态了么？ 进入亚稳态后，经过D1后一段时间输出的值稳定下来在经过一个D触发器被CLK2采样得到稳定的输出，但是我们能确定这个逻辑是对的么？ [ 本帖最后由 leomeng 于 2011-11-8 11:06 编辑 ] 此帖出自小平头技术问答