cycloneIII EP3C5E144C8N 中时钟的问题

2019-03-25 09:57发布

站内问答 / FPGA
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这个芯片有8个时钟引脚clk[7..0],我想输入一个时钟到pll,然后引出一个输出的时钟引脚到到DAC，时钟的输入引脚打算选clk[0],输出打算选clk[4] 行吗？？？还有不用的其他的时钟引脚是悬空，还是接地，接地的话要通过电阻吗，要的话电阻是多大了，还有EP3C5E和DAC可以直接相连吗，如果不可以那应该怎么连接，请高手指导下，不胜感激！！！！！！！！！！ 此帖出自小平头技术问答
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5条回答
ominous2012
2019-03-25 23:53
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