一个小问题

2019-03-25 09:59发布

站内问答 / FPGA
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module compare(out,a,b); input [7:0] a,b; output out; reg out; always @(a or b) begin if(a>b) out=1; else out=0; endendmodule
此处若缺省else语句会出现什么逻辑？是不是会产生不定态？ 此帖出自小平头技术问答
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4条回答
超自然
2019-03-25 18:02
也就是说一直保持1值？

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