我在写的程序分别用verilog和vhd写，
在vhd里，
begin
sel<=b&c;
process(a,b,c)
begin
if (sel="10") then
if a'event and a='1'  then
  cnt<=cnt+'1'
end if;
clk_out<=cnt[2];
end process;

在verilog里
always@（posedge a)
begin
sel<={b,c};
if(sel==2'b10) begin
   cnt<=cnt+1;
end
assign clk_out=cnt[2];
end

这两个程序最后采出的信号不一样。
事实上我做的是656视频信号采样，想采y分量，略掉cb和cr。vhd可以实现，但是verilog就不行。
对比下来，我觉得可能是触发信号的事.但又不敢确定，求指点