verilog的always块里，既有电平又有边沿触发呢？

2019-03-25 09:59发布

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怎么在verilog的always块里，既有电平又有边沿触发呢？ 比如always@（a or b or c）我让a为边沿触发怎么实现 此帖出自小平头技术问答
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15条回答
spontaou
2019-03-26 06:20
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