verilog的always块里，既有电平又有边沿触发呢？

2019-03-25 09:59发布

站内问答 / FPGA
8139 15 1383
怎么在verilog的always块里，既有电平又有边沿触发呢？ 比如always@（a or b or c）我让a为边沿触发怎么实现 此帖出自小平头技术问答
[复制链接] 举报
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
15条回答
eeleader
2019-03-26 15:50
9楼得意见不敢苟同！感觉不是你说的问题。看VERILOG 与VHDL代码都是这样编写的， 问题不应该出现在你说的这个问题点上。
0人赞 举报

一周热门 更多>

相关问题