VHDL：
sel<=b&c;

process(a,b,c)

begin

if (sel="10") then

if a'event and a='1' then

cnt<=cnt+'1'

end if;

clk_out<=cnt[2];

end process;

这个电路里sel的优先级高于a的优先级；

有这样描述电路的吗？

不符合标准的电路结构哦！