有关verilog阻塞与非阻塞语句的一个案例

2019-03-25 10:00发布

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 ////////////////////////////////代码1///////////////////////////////////////  module pipeMult(product, mPlier, mCand, go, clock);   input          go, clock;   input [7:0]      mPlier, mCand;   output [15:0]      product;   reg [15:0] product;   always @(posedge go)     product = repeat (4) @(posedge clock) mPlier * mCand;   endmodule  ////////////////////////////////代码2///////////////////////////////////////   module pipeMult(product, mPlier, mCand, go, clock);   input          go, clock;   input [7:0]      mPlier, mCand;   output [15:0]      product;   reg [15:0] product;   always @(posedge go)     product <= repeat (4) @(posedge clock) mPlier * mCand;   endmodule 一个用的阻塞语句，一个用的非阻塞语句。代码1和代码2产生的结果是否有什么区别？ 新手求指点…… 此帖出自小平头技术问答
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4条回答
xianyunyehe216
2019-03-25 18:23

是阻塞赋值只能用assign 声明，相当线的作用吧？

代码1和代码2本身应该没有问题，就是不知输出结果有区别么？

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