如波形图那样,
要用Verilog去设计一样的波形,
那个附件的电路图里是由CCD和EPM7064...做连接,
并且依需要而外加了一颗石英振荡。
程式中的CLK_12M是石英振荡的波形,
开始写程式并用Quartus II 跑,
但是因为现在波形有​​出来很像的~却不能完全一样,
而且对于Verilog才刚开始起步...
所以请教各位大大~
现在开始需要从哪边着手呢?或是电路需要再加强哪一部分?
因为实在没以头绪,所以只好提出此一问题...
  程式:   module practiveve(ROG, CLK_12M, CLK); input  CLK_12M;
output  ROG;
output  CLK;
reg [11:0] cnt;
always @(posedge CLK_12M)
cnt <=#1 (cnt== 12'd2100) ? 0 : cnt + 1; reg ROG;
always
          ROG <=#1 (cnt == 2'd1) ? 0 : 1;
reg CLK;
always
    begin
      CLK = CLK_12M;
     if(!ROG)
      CLK <=#1 ~ROG;
    end
endmodule   [ 本帖最后由 neil312212 于 2011-10-12 13:43 编辑 ] 此帖出自小平头技术问答