时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊?

2019-03-25 10:01发布

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时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊?
好像clk不能定义成变量variable和signal类型，该怎么编啊 此帖出自小平头技术问答
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2条回答
eeleader
2019-03-25 14:09
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需要注意请不要用门控时钟作为D触发器的控制时钟，这样会产生时序问题啊！

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