不知道为何周立功做的FPGA选择actel 的加上比较难用的libero开发环境。用过Q2再用这个好不习惯那!我照着书抄的第一个FPGA的led程序:module LED(clk48M,rst,ledout); input clk48M; input rst; output [1:0] ledout; reg [1:0] ledout; wire led_clk; reg [23:0] count;
always@(posedge clk48M or posedge rst) begin if(rst) count<=19'd0; else count<=count+24'd1; end
assign led_clk=count[23];
always@(posedge led_clk or posedge rst) begin if(rst) ledout<=0; else ledout<=ledout+2'd0; endendmodule这上面明明有 input clk48M; input rst; output [1:0] ledout;也就是分配管脚的时候,应该有4个IO,但是编译报告内是这样的 Input I/O | 0 | 0 | 0 Output I/O | 2 | 0 | 0
没有INPUT IO,分配管脚的时候也没有,,怎么办呢!先谢谢大家了!
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