新手求助，为什么仿真不出来？

2019-03-25 10:03发布

站内问答 / FPGA
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这是一个8进制计数器，代码如下：module counter_8 (clock,clear,q);  input clock,clear;  output[2:0] q;  reg[2:0] q;    always @(posedge clock or negedge clear)  begin    if(!clear)      q<=0;    else       q <= q +1;    endendmodule仿真波形如下：
为什么输出没有计数，而是一直保持0值啊？ [ 本帖最后由 超自然 于 2011-9-22 23:23 编辑 ] 此帖出自小平头技术问答
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16条回答
阿飞
2019-03-26 17:12
你重新打开quartusII，重新建个工程。
再看看行不。。。。
有时候我也会出现这样的问题，重新建工程就了。
在quartusii中修改后，仿真它有时候还是用以前错误的文件仿真。
所以还是重新建一个工程看看。。。。

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