vhdl可以指定赋值的位数吗？

2019-03-25 10:03发布

站内问答 / FPGA
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vhdl可以像verilog中(a <= 30'd5;)一样对信号指定赋值的位数吗？     此帖出自小平头技术问答
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2条回答
eeleader
2019-03-26 00:33
VHDL不支持这种语法形式！

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