下面是小弟编的一个加减计数器的程序,
module count4(clk,pwm_pro,count);
input clk;
input pwm_pro;
output [7:0]count;
reg[7:0]count;
reg flag;
initial
begin
flag=1'b0;
count=8'b00000000;
end
always @ (posedge clk)
begin
if(count==8'b11111111)
flag <=1'b1;
if(count==8'b00000000)
flag <=1'b0;
end
always @ (negedge clk)
if(pwm_pro)
begin
if(flag==1)
count <= count-1'b1;
else if(flag==0)
count <= count+1'b1;
end
endmodule
功能仿真的时候好像没什么问题
(原文件名:未命名.jpg) 引用图片
但是时序仿真时候就会出面下面的情况
(原文件名:2.jpg) 引用图片
这是为什么呢?要则么才能解决呢,小弟谢谢各位了~
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