D触发器设计同步计数器

2019-03-25 10:14发布

站内问答 / FPGA
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我用DFF设计的异步的，时序很差，根本没法用，怎样设计一个计数器绝对可用的，时序好的。多谢！ 此帖出自小平头技术问答
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8条回答
00750
2019-03-26 00:40
你说的时序不好指的是什么，具体一点。

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