D触发器设计同步计数器

2019-03-25 10:14发布

站内问答 / FPGA
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我用DFF设计的异步的，时序很差，根本没法用，怎样设计一个计数器绝对可用的，时序好的。多谢！ 此帖出自小平头技术问答
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8条回答
lefroyguo
2019-03-26 01:21
本来应该是当clk在上升沿时，数据位的最低位拉成高电平，就是这个过程延迟很大，有5个ns

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