CPLD与CPU通信问题

2019-03-25 10:14发布

站内问答 / FPGA
12103 16 1712
需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
16条回答
771235870
2019-03-25 20:53
< / 有哪位大侠知道啊？还是说在quartusii软件里可以分析？望知道的大侠指教下！

一周热门 更多>

相关问题