CPLD与CPU通信问题

2019-03-25 10:14发布

站内问答 / FPGA
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需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？ 此帖出自小平头技术问答
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16条回答
771235870
2019-03-26 17:36
我就是用CPLD扩展CPU的IO口，CPU与CPLD之间通过数据线、地址线与控制线进行通信，CPLD内部将扩展的IO口分成一组一组，每一组IO有一个地址，CPLD只要根据CPU给的地址来确定对哪一组IO进行操作，至于进行什么操作就看控制线与地址线的数据，所以说CPLD不需要时钟。我想知道的是：我怎么确定，CPU发完地址线之后的多长时间内发控制线有效，或者控制线发完之后的多长时间内发数据线有效，这个数据要保持多长时间CPLD才能完成操作

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