CPLD与CPU通信问题

2019-03-25 10:14发布

站内问答 / FPGA
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需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？ 此帖出自小平头技术问答
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16条回答
仙猫
2019-03-27 00:44
　这样做是可以的，CPU读CPLD时只需组合逻辑，写CPLD时利用WR的后沿锁存，脉宽、建立/保持时间均由CPU控制，具体数据可从CPU和CPLD手册里查到。CPU的外围逻辑可用74芯片配出来，而CPLD比普通74速度快得多，应该绰绰有余。

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