2020-01-01 17:49发布
NJ8888 发表于 2016-6-29 22:31 FPGA时序逻辑更烦,只要不是标准外设接口,一大堆相互前后牵涉的标志控制状态机,越写越难懂(开始简单, ...
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是的....
我说的就是这样子的,但是会有一个文档配合描述。。。只是在程序里不写。。。然后删除文档。。。
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