jtag测试正常，as下载后结果不对。这个是时序导致的吗？怎么解决？

2019-03-25 10:14发布

站内问答 / FPGA
4963 2 1541
我还不会设置时序约束 我采用classic时序分析，结果是pll的输出没有到我的时钟期望，可jtag却能却能正常运行。时钟没到期望值指出的路径的时钟是已经经过分频的时钟，并不希望到那么高的时钟 [ 本帖最后由 liily 于 2011-7-25 13:10 编辑 ] 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
2条回答
liily
2019-03-25 19:50
这个我已开始就怀疑过，但奇怪的是有一个程序有一个地方错了。可as加载后和jtag却出奇的结果一致。

一周热门 更多>

相关问题