请教，如何求两个周期脉冲的时间差

2019-03-25 10:14发布

站内问答 / FPGA
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有两个周期脉冲信号a和b，a的频率为1Hz，b频率为100Hz，a与b没有同步关系，现在要求a上升沿到a上升沿之后的第一个b上升沿的时间差，可以借助时钟信号clk--20MHz 此帖出自小平头技术问答
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12条回答
ddllxxrr
2019-03-26 01:29
下降沿时中断进入，在中断程序里开一个定时器计数，始终扫那个外部脚高电时，停计数器，退出中断程序，则记的就是啦

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