请教一个 关于时钟发生器的问题

2019-03-25 10:16发布

站内问答 / FPGA
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大家好：

最近在看时钟发生器，我是新手，看的是ADI公司的AD9517，文档介绍说时钟发生器，可以采用外部VCO输入，我想问下，这个外部VCO输入是不是通过CLK管脚输入的。

还有就是PLL的1路差分或2路单端基准输入基准监控功能，有什么作用。

还有就是时钟发生器的串行控制端口输入的数据是不是配置寄存器的？

我刚入门的菜鸟，麻烦各位帮忙解答下了。 此帖出自小平头技术问答
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6条回答
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2019-03-26 03:45
原帖由 eeleader 于 2011-7-19 13:14 发表 瞄了两眼：回答开始和结束的两个问题 这个VCO的来源可以是外部VCO直接输入也可是CLK分频输入； 具体选择那个看你通过数字接口怎样配置寄存器了。


关于外部VCO有句话没看明白：“An external VCO requires an external loop filter that must be connected between CP and the tuning pin of the VCO. This loop filter determines the loop bandwidth and stability of the PLL.”

意思是不是说“外部的VCO连接外部LF再接到CP”？
这个the tuning pin of the VCO是什么意思？调谐管脚？外部的还是内部的VCO?

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