再次遇到奇怪的问题:FPGA板子上的晶振振幅下降。

2019-03-25 10:19发布

再次遇到奇怪的问题:FPGA板子上的晶振振幅下降,导致fpga不工作。   板子是好用的,我用其他的程序都没有问题,但是某个程序导致4Vp-p的晶振变到1Vp-p 用的是xilinx的spartan 3 A,我将程序中的chipscope去掉后,时钟恢复正常,再加上chipscope,时钟再次降到1V。 将带上chipscope的程序稍稍做改动(将外部的信号对clk进行了同步),时钟恢复正常。(个人认为这个和时钟的失效没有关系)   用的是ise 13.1 ,之前用ise 11.1的时候也出现个这个问题,当时也没有找到原因,只是将设计中的vhd文件全部考出,重新搭建了设计。   请问有人遇到同样的问题了么?,如何解决的? 此帖出自小平头技术问答
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
5条回答
qd0090
2019-03-26 00:37

问题解决了,问了xilinx的工程师,哈哈,收益良多,感谢朱工!

问题是我将chipscope的clk设置成为dcm的输出,这是不对的,应该接到时钟树上。

dcm的输出通过BUFG接入时钟树。

 

虽然我还是不太明白为何会影响晶振振幅,但是将这个问题修正以后,确实板子工作正常了。

一周热门 更多>