跨时钟域

2019-03-25 10:24发布

站内问答 / FPGA
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300KHz时钟域产生的信号怎么 同步到10MHz的时钟域中， 因为300KHz的一个周期就大概包括10MHz的33个周期，但我想在300KHz中产生的比如valid信号在10MHz的这33个周期也只同步出一个valid—syn信号来， 求大神指导！ 此帖出自小平头技术问答
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3条回答
573481734
2019-03-26 01:54
谢谢您的解答！
“检测300KHz中valid的边延”思想能明白，但如果valid的边沿和10MHz上升沿是错开的呢 那不是就没法同步到10MHz了  具体的verilog语言怎么描述呢

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