请教一个FPGA控制AD采集的问题。

2019-03-25 10:24发布

站内问答 / FPGA
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最近在做FPGA控制TLC5540进行AD采集的实验，根据5540的时序图可知，结果AD转换后的数字信号需要在2.5个采集时钟后才会输出。
请教在FPGA中如何处理2.5个采集时钟，可否用一计数器? 1.jpg 此帖出自小平头技术问答
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6条回答
stepan
2019-03-25 22:57

是3个clk

[ 本帖最后由 stepan 于 2011-4-29 15:44 编辑 ]

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