FPGA设置IP核时，编译出错。。。

2019-03-25 10:25发布

站内问答 / FPGA
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  最近搞ucgui到FPGA上面，软IP做好了。加入到QUARTUSII中，编译的时候，出错。     我以前做到这步的时候是没有问题的，这次做的时候，用了一个ALT_PLL，50MHZ的时钟经倍频后，得到两个100MHZ的输出。      在IP核 里面，做了SDRAM,CFI_FLASH,RS232,16根TFT屏的数据线，9根控制线。其中两根输入用了上升沿中断，       不知道哪里有问题。请高人指点一二。。。。 此帖出自小平头技术问答
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5条回答
wstt
2019-03-26 00:52
如果是中间信号不需要引出的话就设置为虚拟引脚

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